`default_nettype none

`define CLK_FREQ 27_000_000
`define CLK_MUL 3
`define CLK_DIV 7

module test_clk_freq_m (
    input rst_w_ni,
    input clk_w_i,

    output led_blue_w_no,
    output led_green_w_no
);
    wire arsr_w_nl;
    arsr_m arsr_i_l (
        .rst_w_ni(rst_w_ni),
        .clk_w_i (clk_w_i),

        .rst_w_no(arsr_w_nl)
    );

    clk_even_div_m #(
        .DIV_DIV_2_CP_I(`CLK_FREQ / 2)
    ) default_div_i_l (
        .rst_w_ni(arsr_w_nl),
        .clk_w_i (clk_w_i),

        .clk_w_o(led_blue_w_no)
    );

    clk_freq_m #(
        .MUL_CP_I(`CLK_MUL),
        .DIV_CP_I(`CLK_DIV)
    ) clk_freq_i_l (
        .rst_w_ni(arsr_w_nl),
        .clk_w_i (led_blue_w_no),

        .clk_w_o(led_green_w_no)
    );
endmodule
